Text copied to clipboard!
Pavadinimas
Text copied to clipboard!Skaitmeninių grandinių dizaineris
Aprašymas
Text copied to clipboard!
Ieškome talentingo ir patyrusio skaitmeninių grandinių dizainerio, kuris prisijungtų prie mūsų inžinerijos komandos ir padėtų kurti pažangius skaitmeninius sprendimus įvairioms pramonės šakoms. Šiame vaidmenyje jūs būsite atsakingas už skaitmeninių grandinių projektavimą, modeliavimą, testavimą ir optimizavimą, siekiant užtikrinti aukštą našumą, patikimumą ir efektyvumą.
Jūs glaudžiai bendradarbiausite su sistemų inžinieriais, programinės įrangos kūrėjais ir gamybos komandomis, kad sukurtumėte integruotus sprendimus, atitinkančius klientų poreikius. Darbas apims tiek naujų produktų kūrimą, tiek esamų sistemų tobulinimą.
Pagrindinės užduotys apima skaitmeninių loginių grandinių projektavimą naudojant HDL (pvz., VHDL, Verilog), FPGA programavimą, laikrodžio sinchronizacijos analizę, galios optimizavimą ir funkcionalumo testavimą. Taip pat tikimasi, kad dalyvausite techniniuose susitikimuose, dokumentuosite projektus ir prisidėsite prie projektavimo metodikų tobulinimo.
Idealiam kandidatui reikalingas gilus supratimas apie skaitmeninių sistemų architektūrą, patirtis su EDA įrankiais (pvz., Xilinx Vivado, Synopsys, Altera Quartus), gebėjimas analizuoti ir spręsti technines problemas bei dirbti komandoje.
Jei esate motyvuotas, orientuotas į kokybę ir norite dirbti su naujausiomis technologijomis, kviečiame prisijungti prie mūsų komandos ir prisidėti prie inovatyvių produktų kūrimo.
Atsakomybės
Text copied to clipboard!- Projektuoti skaitmenines logines grandines naudojant HDL (VHDL, Verilog)
- Programuoti ir testuoti FPGA mikroschemas
- Atlikti laikrodžio sinchronizacijos ir galios analizę
- Kurti ir palaikyti techninę dokumentaciją
- Bendradarbiauti su tarpdisciplininėmis komandomis
- Optimizuoti grandinių našumą ir patikimumą
- Testuoti ir verifikuoti skaitmeninių grandinių funkcionalumą
- Dalyvauti projektavimo metodikų tobulinime
- Analizuoti technines problemas ir siūlyti sprendimus
- Laikytis projektų terminų ir kokybės standartų
Reikalavimai
Text copied to clipboard!- Aukštasis išsilavinimas elektronikos, elektros inžinerijos ar panašioje srityje
- Patirtis su HDL kalbomis (VHDL, Verilog)
- Geri FPGA programavimo įgūdžiai (Xilinx, Altera)
- Patirtis su EDA įrankiais (Vivado, Quartus, ModelSim)
- Gebėjimas skaityti ir kurti techninę dokumentaciją
- Analitinis mąstymas ir problemų sprendimo įgūdžiai
- Gebėjimas dirbti komandoje ir savarankiškai
- Geri anglų kalbos įgūdžiai (raštu ir žodžiu)
- Patirtis su skaitmeninių sistemų testavimu ir verifikavimu
- Žinios apie laikrodžio sinchronizaciją ir galios valdymą
Galimi interviu klausimai
Text copied to clipboard!- Kiek metų turite patirties su HDL kalbomis?
- Ar esate dirbęs su FPGA programavimu? Kokias platformas naudojote?
- Kokius EDA įrankius esate naudojęs ir kokiu tikslu?
- Kaip sprendžiate sinchronizacijos problemas skaitmeninėse grandinėse?
- Ar turite patirties su ASIC projektavimu?
- Kaip užtikrinate projektų kokybę ir atitikimą specifikacijoms?
- Ar esate dirbęs komandiniuose projektuose? Kokia buvo jūsų rolė?
- Kaip dokumentuojate savo projektus?
- Kokius testavimo metodus naudojate skaitmeninėms grandinėms?
- Kaip vertinate savo gebėjimą spręsti technines problemas?
